Circuits numériques VLSI :
conception avancée en VHDL pour cible FPGA/ASIC

Résumé

Mce02

Objectifs

 
 

Nos atouts pédagogiques

Cette formation s’appuie sur les moyens techniques de l’école Grenoble INP - Phelma, UGA École nationale supérieure de physique, électronique, matériaux.

Les intervenants sont des enseignants-chercheurs et chercheurs du laboratoire des Techniques de l'Informatique et de la Microélectronique pour l'Architecture des systèmes intégrés (TIMA), spécialistes reconnus dans le domaine de la conception de circuits et architectures numériques. Ils enseignent notamment aux futurs ingénieurs des filières « Systèmes Electroniques Intégrés » et « Microélectronique Telecoms ».

Les travaux pratiques se déroule sur la plateforme de conception du Centre Interuniversitaire de MicroElectronique et Nanotechnologies (CIME-Nanotech), unique plateforme de ce type en France dédiée à la formation dans le domaine de la microélectronique.

 

Les + de la formation

• Alternance entre apports théoriques et applications pratiques
• Plus de 60 % de la formation se déroule sous forme de travaux pratiques avec des études de cas sur ordinateurs équipés d'outils de CAO électronique de simulation et de synthèse au meilleur niveau et très utilisés dans l'industrie (*)
• Le dernier jour sera consacré à la recherche d'une description VHDL donnant les meilleurs résultats en termes de ressources matérielles et de temps global de calcul pour une opération, à partir d'un algorithme imposé. Le résultat des différents stagiaires sera comparé à la référence donnée par l'enseignant. 

(*) La formation s’appuie en particulier sur le simulateur ModelSim de Mentor Graphics et l'outil de synthèse sur FPGA de Xilinx  mais il est envisageable de réaliser des essais similaires dans un contexte ASIC avec un outil de synthèse de Synopsys.
 

                                             

Conditions d'admission

Pour qui ?
Cette formation s'adresse à des ingénieurs ou techniciens souhaitant implanter des applications numériques sur cible FPGA ou ASIC, à partir d'une description fonctionnelle de type algorithmique.

Pré-requis : notions de logique combinatoire et séquentielle (niveau Bac + 3 ou équivalent) et une certaine aisance avec le langage VHDL et les outils de simulation et de synthèse logique.

Le programme du stage  Circuits numériques : conception en VHDL pour cible FPGA   est un prérequis. Si vous débutez en conception VHDL, ce dernier stage est sans doute plus adapté pour vous.


 

Contacts

Programme

1- De l'algorithme à l'architecture puis au circuit
• Machines à états et architecture "PC/PO" : rappels
• Importance de bien définir la synchronisation entre les blocs
• Méthodologie générale pour "traduire" un algorithme en une implantation numérique optimisée, décrite au niveau RTL (transferts de registres) sans utilisation d'outils de synthèse de haut niveau (HLS)
• Compromis et optimisations entre contrôle et éléments opératifs
• Optimisations par itérations successives : étude de cas sur un multiplieur séquentiel

2- Pratique : implantations alternatives du même algorithme
• Implantation directe de l'algorithme en VHDL
• Implantation de l'algorithme en VHDL après analyse architecturale
• Comparaison des résultats après validation fonctionnelle et synthèse des deux versions
• Essais d'optimisations plus poussées par utilisation des options de synthèse (options disponibles dans les outils CAO)

3- Comment aller plus loin dans l'optimisation
• Objectifs d'optimisation : fréquence, surface, débit, consommation … compromis ou possibilité de tout optimiser simultanément ?
• Application à l'exemple traité dans la première partie (et retours sur les résultats de la première partie pratique)

4- Pratique : nouvelle implantation du même algorithme
• Implantation de l'algorithme en VHDL après nouvelle analyse notamment sur les optimisations possibles en débit
• Comparaison des résultats après validation fonctionnelle et synthèse
• Obtention de la meilleure implantation en combinant optimisations du codage VHDL et optimisations permises par l'outil de synthèse logique