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Ville : GRENOBLE | ||
Mce02
Pour qui ?
Cette formation s'adresse à des ingénieurs ou techniciens souhaitant implanter des applications numériques sur cible FPGA ou ASIC, à partir d'une description fonctionnelle de type algorithmique.
Pré-requis : notions de logique combinatoire et séquentielle (niveau Bac + 3 ou équivalent) et une certaine aisance avec le langage VHDL et les outils de simulation et de synthèse logique.
Le programme du stage Circuits numériques : conception en VHDL pour cible FPGA est un prérequis. Si vous débutez en conception VHDL, ce dernier stage est sans doute plus adapté pour vous.
1- De l'algorithme à l'architecture puis au circuit
• Machines à états et architecture "PC/PO" : rappels
• Importance de bien définir la synchronisation entre les blocs
• Méthodologie générale pour "traduire" un algorithme en une implantation numérique optimisée, décrite au niveau RTL (transferts de registres) sans utilisation d'outils de synthèse de haut niveau (HLS)
• Compromis et optimisations entre contrôle et éléments opératifs
• Optimisations par itérations successives : étude de cas sur un multiplieur séquentiel
2- Pratique : implantations alternatives du même algorithme
• Implantation directe de l'algorithme en VHDL
• Implantation de l'algorithme en VHDL après analyse architecturale
• Comparaison des résultats après validation fonctionnelle et synthèse des deux versions
• Essais d'optimisations plus poussées par utilisation des options de synthèse (options disponibles dans les outils CAO)
3- Comment aller plus loin dans l'optimisation
• Objectifs d'optimisation : fréquence, surface, débit, consommation … compromis ou possibilité de tout optimiser simultanément ?
• Application à l'exemple traité dans la première partie (et retours sur les résultats de la première partie pratique)
4- Pratique : nouvelle implantation du même algorithme
• Implantation de l'algorithme en VHDL après nouvelle analyse notamment sur les optimisations possibles en débit
• Comparaison des résultats après validation fonctionnelle et synthèse
• Obtention de la meilleure implantation en combinant optimisations du codage VHDL et optimisations permises par l'outil de synthèse logique
mise à jour le 9 février 2022